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DSP48则非常适用

发布时间:2018-12-27 23:20 来源:未知 编辑:admin

  下面以一个同时利用保守DSP架构和FPGA架构的FIR滤波器实现方案为例,来申明每种处理方案的好坏。

  若是系统规范需要更高机能的FIR滤波器,则可采用并行布局来实现。图5显示了间接I型实现方案的方框图。

  若是采用MAC模式,DSP48则很是合用,由于DSP48 Slice内含输入寄放器、输出寄放器和加法器单位。实现31抽头MAC引擎需要的资本包罗一个DSP48、一个18kb块RAM(block RAM)和9个逻辑片。别的,还需要一些逻辑片用于采样、系数地址生成和节制。若是FPGA内置有600MHz的时钟,则在一个-3速度品级的Xilinx 7系列器件中,该滤波器可以或许以19.35MHz或1,935MS/s的输入采样速度运转。

  这种设想无需外部逻辑电路支撑滤波器,而且该布局可扩展用于支撑肆意数量的系数。由于没有高扇出的输入信号,所以这种布局可以或许实现最高机能。实现31抽头FIR滤波器仅需要31个DSP48逻辑片。若是FPGA内置有600MHz的时钟,则在一个-3速度品级的Xilinx 7系列器件中,该滤波器可以或许以600MHz或600MS/s的输入采样速度运转。

  因为当今的系统很是复杂,在很多环境下,单DSP的实现方案底子没有足够的处置能力。同时,系统架构也不克不及满足多芯片系统带来的成本、复杂性和功耗要求。

  间接I型滤波器布局可以或许在FPGA中实现最高机能。这种布局(凡是也被称作脉动FIR滤波器)采用流水线 Slice阐扬出最高机能。输入馈送到用作数据样本缓冲器的级联寄放器;每个寄放器向DSP48供给一个样本,然后乘以对应的系数;加法器链存储部门乘积,然后顺次相加,从而获得最终成果。

  FPGA厂商和第三方合作伙伴曾经认识到将FPGA用于高机能DSP系统的劣势,而且现在已有很多IP核普遍使用于视频、图像处置、通信、汽车、医疗和军用等大部门垂直使用市场。与将高级系统方框图映照成为C言语代码的DSP设想比拟,将高级系统方框图分化为FPGA模块和IP核会愈加简洁易行。

  在FPGA中完成数字信号处置的次要劣势在于可以或许按照系统要求定制实现方案。这意味着对于多通道或高速系统,用户能够充实操纵FPGA器件的并行性来实现机能的最佳化,而对低速系统,则能够更多地采用串行体例完成设想。如许,设想人员就可以或许按照算法和系统的要求来定制实现方案,而不必折衷期望的抱负设想来投合纯挨次器件的诸多局限。别的,超高速I/O通过最大限度地提高从捕获经处置链再到最终输出的数据流,可进一步降低成本并削减瓶颈问题。

  DSP是基于指令而非基于时钟的器件。一般来说,对单个样本上的任何数学运算需要三到四条指令。数据必需起首经输入端采集,再发送四处理内核,每完成一次运算后再轮回通过内核,然后发送到输出端。比拟之下,FPGA基于时钟,故每个时钟周期都有可能在输入数据流长进行一次数学运算。

  该等式中的各项别离代表输入样本、输出样本和系数。假设S为持续的输入样本流,Y为经滤波后发生的输出样本流,那么n和k则对应特定的瞬不时间。如许,若要计较时间n时的输出样本Y(n),则需要

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